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器件3D模型￥ 77.369
STM32F207ZCT6 其他数据使用手册 - ST Microelectronics（意法半导体）
制造商:
ST Microelectronics（意法半导体）
分类:
微控制器
封装:
LQFP-144
描述:
STM32F207/217，ARM® 32 位 Cortex™-M3 微控制器STMicroelectronics STM32 F2 系列是基于 ARM® Cortex™-M3 的 32 位微控制器，操作频率高达 120 MHz。 STM32F207/217 集成闪存、SRAM，以太网 MAC、高速 USB 2.0 OTG、相机接口，硬件加密支持和外部存储器接口。 STM32 MCU 处理器具有 12 位 ADC、DAC、16位计时器、32 位计时器、RTC 和真随机数生成器 (RNG)。 同时还具有与高级外围设备的标准通信接口，包括 SDIO（一个增强可变静态存储控制器 (FSMC) 接口）和一个用于 CMOS 传感器的相机接口。 闪存：高达 1MB SRAM：高达 128 KB 省电模式套件 两个 PWM 计时器，用于电动机控制 外围设备因 MCU 而不同 SDIO 接口、以太网和相机接口（**仅 STM32F207xx**） I2C、SPI、I2S、USART、USB OTG 高速、USB OTG、CAN 实时存储器加速器 (ART Accelerator™) 与其他 STM32 产品引脚到引脚兼容 温度范围：-40 至 +105°C ### STM32F2 系列 32 位 ARM® Cortex®-M3 微控制器，STMicroelectronics32 位闪存微控制器的 STM32 系列基于 ARM Cortex™ M3 核心的突破 - 为嵌入式应用特别开发的核心。 STM32 系列得益于 Cortex-M3 体系结构增强功能。 120MHz Cortex™-M3 CPU 出色的实时表现 卓越功效 卓越的和新型的外围设备 最大程度的集成 跨族引脚，外围设备和软件兼容性展开
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STM32F207ZCT6数据手册
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Combined with ST’s 90 nm technology, the ART Accelerator achieves a linear performance up to 120 MHz, offering 150 DMIPS
and 254 Coremark performance executing from Flash.
The acceleration mechanism is made possible using a prefetch queue, a branch cache and a smart arbitration mechanism.
MCUs using less advanced accelerators or slower embedded Flash memories will impact execution performance as wait
states occur.
MCUs using faster Flash but no branch cache acceleration to achieve performance usually show higher power consumption
as a result of more accesses to a power hungry Flash.
ART Accelerator™ performance result
STM32 F2 series Competitor F Competitor R
F
CPU
(MHz)
DMIPS
50
100
150
125
75
25
40
20
80
60 100
120
0
STM32 F2:
best mix, acceleration and speed
Competitor R: maximum frequency limitation
Competitor F: Flash access bottleneck
The 32-bit multi-AHB bus matrix allows concurrent execution and data transfers. It interconnects all masters and slaves and
ensures seamless and efficient operation even when several high-speed peripherals are working simultaneously.
For example, the following may all be performed at the same time.
The core accesses the Flash and 112-Kbyte SRAM block through the ART Accelerator
The DMA2 controller transfers data from the camera interface located on the AHB2 peripheral bus to an LCD connected to
the FSMC
The USB OTG High Speed interface stores received data in the 16-Kbyte SRAM block
General
purpose
DMA1
8 channels
General
purpose
DMA2
8 channels
Ethernet
MAC 10/100
DMA
USB OTG
HS
DMA
FSMC
Bus masters
100 Mbit/s
12.5 Mbyte/s
DMA_MEM2
DMA_P1
DMA_MEM1
DMA_P2
Instructions
Data
480 Mbyte/s
I
D
D
I
480 Mbyte/s
System
480 Mbit/s
60 Mbyte/s
Bus slaves
AHB2 peripheral
AHB1 peripheral
SRAM 16 Kbytes
Flash
1 Mbyte
Cortex-M3
with CPU
120 MHz
ART
Accelerator
SRAM 112 Kbytes
AHB1/APB1
AHB1/APB2
7-layer 32-bit multi-AHB bus matrix
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