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器件3D模型￥ 13.726
STM32F407ZGT6 产品设计参考手册 - ST Microelectronics（意法半导体）
制造商:
ST Microelectronics（意法半导体）
分类:
微控制器
封装:
LQFP-144
描述:
STM32F407/417 微控制器，STMicroelectronics基于 **STM32 F407/417** 高性能 ARM® Cortex™ M4 的微控制器集成创新外设，168 MHz 工作频率，此外，还具有以太网 MAC 和用于 CMOS 传感器的照相机接口。 **STM32 F407/417** 32 位闪存 MCU 具有浮点单元 (FPU)，带数字信号处理 (DSP) 说明和存储器保护装置 (MPU)，提高了应用安全性。 ST **STM32F417** 微控制器带有一个 crypto/hash 处理器，为 AES 128、192、256、Triple DES 和 hash (MD5, SHA-1) 提供硬件加速。 STMicroelectronics **STM32 F407/417** 高性能和工业标准芯体系，随附增强外设和连接的输入/输出。 它们包括 ADC、DAC、RTC、16 位计时器（包括两个用于电动机控制的 PWM 计时器）、32 位计时器。 还有真随机编号发生器 (RNG)。 此外，省电模式套件具有低功耗应用设计。 将涵盖多种应用，包括电动机驱动器和应用控制、工业应用：反相器、PLC、扫描仪、HVAC、视频对讲机、家用音频设备和医疗设备。 168MHz CPU/210DMIPS ART 加速器（动态电源比例） 12 位 DAC、12 位 ADC 计时器：16 位和 32 位 温度范围：–40 至 +85 °C 和 –40 至 +105 °C 电源 1.8 至 3.6 V **标准和高级通信**； I2C、SPI、I2S 全双工（专用内部音频 PLL） USART；UART USB OTG FS；USB OTG HS、CAN SDIO/MMC 接口 真随机编号发生器 闪存：高达 1 MB，SRAM：高达 192 KB，备用 RAM：高达 4 KB Crypto/hash 处理器**（仅限 STM32F417）**展开
Pictures:
3D模型
符号图
焊盘图
引脚图
产品图
页面导航:
引脚图在P281P282P1685Hot
典型应用电路图在P1666
原理图在P725P726P770P776P777P932P1543P1602P1682
功能描述在P306P342P382P880P1699
技术参数、封装参数在P775P1023
电气规格在P89P91P107P109P125P152P202P216P264
导航目录
STM32F407ZGT6数据手册
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DocID018909 Rev 13 5/1748
RM0090 Contents
39
5.6 PWR register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
6 Reset and clock control for
STM32F42xxx and STM32F43xxx (RCC) . . . . . . . . . . . . . . . . . . . . . . . 150
6.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
6.1.1 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
6.1.2 Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
6.1.3 Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
6.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
6.2.1 HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
6.2.2 HSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
6.2.3 PLL configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
6.2.4 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
6.2.5 LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
6.2.6 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
6.2.7 Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
6.2.8 RTC/AWU clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
6.2.9 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
6.2.10 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
6.2.11 Internal/external clock measurement using TIM5/TIM11 . . . . . . . . . . . 158
6.3 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
6.3.1 RCC clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . 161
6.3.2 RCC PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . 163
6.3.3 RCC clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . 165
6.3.4 RCC clock interrupt register (RCC_CIR) . . . . . . . . . . . . . . . . . . . . . . . 167
6.3.5 RCC AHB1 peripheral reset register (RCC_AHB1RSTR) . . . . . . . . . . 170
6.3.6 RCC AHB2 peripheral reset register (RCC_AHB2RSTR) . . . . . . . . . . 173
6.3.7 RCC AHB3 peripheral reset register (RCC_AHB3RSTR) . . . . . . . . . . 174
6.3.8 RCC APB1 peripheral reset register (RCC_APB1RSTR) . . . . . . . . . . 174
6.3.9 RCC APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . 178
6.3.10 RCC AHB1 peripheral clock register (RCC_AHB1ENR) . . . . . . . . . . . 180
6.3.11 RCC AHB2 peripheral clock enable register (RCC_AHB2ENR) . . . . . 182
6.3.12 RCC AHB3 peripheral clock enable register (RCC_AHB3ENR) . . . . . 183
6.3.13 RCC APB1 peripheral clock enable register (RCC_APB1ENR) . . . . . 183
6.3.14 RCC APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . 187
6.3.15 RCC AHB1 peripheral clock enable in low power mode register
(RCC_AHB1LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
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