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STM32F429VIT6 产品设计参考手册 - ST Microelectronics（意法半导体）
制造商:
ST Microelectronics（意法半导体）
分类:
微控制器
封装:
LQFP-100
描述:
STM32F429/439 微控制器，STMicroelectronics**STM32 F429/F439** 微控制器基于 ARM® Cortex™ M4 微控制器，带有 180 MHz CPU，运行高达 256 KB SRAM 和高达 2 MB 的双存储库快闪，带 SDRAM 接口、Chrom-ART 和 LCD-TFT 控制器。 **STM32F439** crypto/hash 处理器为 AES 128、192、256、Triple DES 和 hash (MD5, SHA-1) 提供硬件加速。 ST **STM32 F429/439** Cortex M4 芯体系架构提供增强的输入/输出和外设，包括串行音频接口 (SAI)、真随机编号发生器 (RNG) 和 RTC、DAC、ADC、16 位和 32 位计时器。 且省电模式具有低功耗应用的设计。 此外，它还具有以太网 MAC 和用于 CMOS 传感器的照相机接口。 **STM32 F429/439** 32 位闪存 MCU 具有浮点单元 (FPU)，带数字信号处理 (DSP) 说明和提高应用安全性的存储器保护装置 (MPU)。 涵盖多种应用，包括电动机驱动器和应用控制、工业应用：反相器、PLC、扫描仪、HVAC、视频对讲机、家用音频设备和医疗设备。 ARM 32 位 Cortex™ M4 CPU 带 FPU LCD-TFT 控制器 Chrom-ART 加速器 自适应实时加速器 (ART Accelerator™) 闪存：高达 2 MB；SRAM：高达 256+4 KB（包括 64 KB CCM（核心耦合存储器）数据 RAM 电源：1.8 V 至 3.6 V 计时器：16 位和 32 位计时器 DAC、12 位 ADC 实时时钟 (RTC) 真随机编号发生器 (RNG) Crypto/hash 处理器（仅限 STM32F437） 音频连接：专用音频 PLL、I2S、串行音频接口 (SAI) 通信接口：USART、UART、SPI、I2C、CAN 和 SDIO **可扩展存储器范围**：灵活的存储控制器并支持 Compact Flash、SRAM、PSRAM、NOR 和 NAND 以及 SDRAM 存储器 ### STM32F4 系列 32 位 ARM Cortex-M4 微控制器，STMicroelectronics基于 ARM Cortex-M4 的 STM32 F4 系列高性能 MCU，带有 DSP 和 FPU 指令，是行业领先的 STM32 组合向更高性能的扩展。 工作频率高达 180 MHz。多达 2 个 USB 2.0 OTG FS/HS SDIO（安全数字输入输出） USART、SPI、I²C I²S（内部 IC 声音）+ 音频 PLL 16 和 32 位计时器 多达 3 个 12 位 ADC 低电压 1.7 V 至 3.6 V展开
Pictures:
3D模型
符号图
焊盘图
引脚图
产品图
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引脚图在P281P282P1685Hot
典型应用电路图在P1666
原理图在P725P726P770P776P777P932P1543P1602P1682
功能描述在P306P342P382P880P1699
技术参数、封装参数在P775P1023
电气规格在P89P91P107P109P125P152P202P216P264
导航目录
STM32F429VIT6数据手册
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DocID018909 Rev 13 5/1748
RM0090 Contents
39
5.6 PWR register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
6 Reset and clock control for
STM32F42xxx and STM32F43xxx (RCC) . . . . . . . . . . . . . . . . . . . . . . . 150
6.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
6.1.1 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
6.1.2 Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
6.1.3 Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
6.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
6.2.1 HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
6.2.2 HSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
6.2.3 PLL configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
6.2.4 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
6.2.5 LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
6.2.6 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
6.2.7 Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
6.2.8 RTC/AWU clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
6.2.9 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
6.2.10 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
6.2.11 Internal/external clock measurement using TIM5/TIM11 . . . . . . . . . . . 158
6.3 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
6.3.1 RCC clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . 161
6.3.2 RCC PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . 163
6.3.3 RCC clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . 165
6.3.4 RCC clock interrupt register (RCC_CIR) . . . . . . . . . . . . . . . . . . . . . . . 167
6.3.5 RCC AHB1 peripheral reset register (RCC_AHB1RSTR) . . . . . . . . . . 170
6.3.6 RCC AHB2 peripheral reset register (RCC_AHB2RSTR) . . . . . . . . . . 173
6.3.7 RCC AHB3 peripheral reset register (RCC_AHB3RSTR) . . . . . . . . . . 174
6.3.8 RCC APB1 peripheral reset register (RCC_APB1RSTR) . . . . . . . . . . 174
6.3.9 RCC APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . 178
6.3.10 RCC AHB1 peripheral clock register (RCC_AHB1ENR) . . . . . . . . . . . 180
6.3.11 RCC AHB2 peripheral clock enable register (RCC_AHB2ENR) . . . . . 182
6.3.12 RCC AHB3 peripheral clock enable register (RCC_AHB3ENR) . . . . . 183
6.3.13 RCC APB1 peripheral clock enable register (RCC_APB1ENR) . . . . . 183
6.3.14 RCC APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . 187
6.3.15 RCC AHB1 peripheral clock enable in low power mode register
(RCC_AHB1LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
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