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器件3D模型￥ 17.351
STM32F051K8U7TR 用户编程技术手册 - ST Microelectronics（意法半导体）
制造商:
ST Microelectronics（意法半导体）
分类:
微控制器
封装:
UFQFN-32
描述:
STM32F05 系列微处理器，STMicroelectronicsSTM32F05 微控制器系列 ARM Cortex™-M0 32 位 RISC 内核工作频率高达 48MHz，带高速闪存和一系列增强型外设，它们还包括 I²C、SPI、I²S 和 USART 通信接口、计时器、ADC 和 DAC。 ARM Cortex™-M0 STM32 F05，具有实时性能，可低功耗工作，能够在 STMicroelectronics STM32 平台上运行。 微控制器可用于如 HVAC、应用控制、消费者电器用具、PC 外设、手持设备及其他许多应用领域。Cortex™-M0：48MHz 频率 12 位 ADC；16 位计时器；32 位计时器和一个高级控制 PWM 计时器 温度范围：-40°C 至 +85°C 或 -40°C 至 +105°C 温度 电源：2V 至 3.6V **STM32F05**：闪存多达 32kB，SRAM 多达 4kB **STM32F051x4**、**STM32F051x6** 和 **STM32F051x8**：闪存多达 64kB，SRAM 多达 8kB ### STM32F0 系列 32 位 ARM® Cortex®-M0 微控制器，STMicroelectronicsSTM32 F0 系列 32 位闪存微控制器 (MCU) 基于 ARM Cortex™-M0 核心；为嵌入式应用特别开发的核心。 STMicroelectronics 的 STM32 ARM Cortex™ M 处理器得益于 Cortex-M0 体系结构增强功能，包括数字信号处理、实时性能、低电压和低功率。 ST ARM® STM32 F0 主流系列提供 32 位性能，且特别适用于小项目或平台决策，具有易于使用功能。展开
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应用领域在P11P91
型号编号列表在P1
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List of tables PM0215
6/91 Doc ID 022979 Rev 1
List of tables
Table 1. Applicable products . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Table 2. Summary of processor mode and stack usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Table 3. Core register set summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Table 4. PSR register combinations and attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Table 5. APSR bit definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Table 6. IPSR bit definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Table 7. EPSR bit definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Table 8. PRIMASK register bit definitions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Table 9. CONTROL register bit definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Table 10. Ordering of memory accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Table 11. Memory access behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Table 12. Properties of the different exception types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Table 13. Exception return behavior. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Table 14. Cortex-M0 instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Table 15. CMSIS intrinsic functions to generate some Cortex-M0 instructions . . . . . . . . . . . . . . . . . 35
Table 16. CMSIS intrinsic functions to access the special registers. . . . . . . . . . . . . . . . . . . . . . . . . . 35
Table 17. Condition code suffixes and their relationship with the flags . . . . . . . . . . . . . . . . . . . . . . . 40
Table 18. Memory access instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Table 19. Data processing instructions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Table 20. ADCS, ADD, RSBS, SBCS and SUB operand restrictions. . . . . . . . . . . . . . . . . . . . . . . . . 50
Table 21. Branch and control instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Table 22. Branch ranges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Table 23. Miscellaneous instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Table 24. STM32 core peripheral register regions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Table 25. NVIC register summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Table 26. CMSIS access NVIC functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Table 27. IPR bit assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Table 28. CMSIS functions for NVIC control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Table 29. NVIC register map and reset values. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Table 30. Summary of the system control block registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Table 31. System fault handler priority fields and registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Table 32. SCB register map and reset values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Table 33. System timer registers summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Table 34. SysTick register map and reset values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Table 35. Document revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
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