Datasheet 搜索 > 微处理器 > NXP（恩智浦） > P2020NXN2MHC 数据手册 > P2020NXN2MHC 用户编程技术手册 3/35 页
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P2020NXN2MHC 用户编程技术手册 - NXP（恩智浦）
制造商:
NXP（恩智浦）
分类:
微处理器
封装:
PBGA-689
描述:
微处理器, QorIQ系列QorIQ P系列, 32位, 1.2 GHz, 0.95V至1.05V, BGA-689
Pictures:
3D模型
符号图
焊盘图
引脚图
产品图
P2020NXN2MHC数据手册
Page:
of 35 Go
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PowerQUICC and QorIQ DDR3 SDRAM Controller Register Setting Considerations, Rev. 4
Freescale Semiconductor 3
Configuration guidelines
Table 1 lists the memory controller programmable registers in this document.
Table 1. Summary of register settings
Offset Register name Register description Section/page
0x000 CSn_BOUNDS Chip-select n memory bounds register 2.1/4
0x080 CSn_CONFIG Chip-select n configuration register 2.2/5
0x0C0 CSn_CONFIG_2 Chip-select n configuration 2 register 2.3/6
0x100 TIMING_CFG_3 DDR SDRAM timing configuration 3 register 2.4/7
0x104 TIMING_CFG_0 DDR SDRAM timing configuration 0 register 2.5/9
0x108 TIMING_CFG_1 DDR SDRAM timing configuration 1 register 2.6/10
0x10C TIMING_CFG_2
DDR SDRAM timing configuration 2 register
2.7/12
0x110 DDR_SDRAM_CFG DDR SDRAM control configuration 1 register 2.8/14
0x114 DDR_SDRAM_CFG_2 DDR SDRAM control configuration 2 register 2.9/17
0x118 DDR_SDRAM_MODE DDR SDRAM mode configuration register 2.10/19
0x11C DDR_SDRAM_MODE_2 DDR SDRAM mode configuration 2 register 2.11/21
0x124 DDR_SDRAM_INTERVAL DDR SDRAM interval configuration register 2.12/23
0x130 DDR_SDRAM_CLK_CNTL DDR SDRAM clock control register 2.13/23
0x160 TIMING_CFG_4 DDR SDRAM timing configuration 4 register 2.14/24
0x164 TIMING_CFG_5 DDR SDRAM timing configuration 5 register 2.15/25
0x170 DDR_ZQ_CNTL DDR ZQ calibration control 2.16/27
0x174 DDR_WRLVL_CNTL DDR write leveling control 2.17/28
0x180 DDR_SDRAM_RCW_n DDR register control words n 2.18/29
0x190 DDR_WRLVL_CNTL_n DDR write leveling control n 2.19/29
0x200 DDR_SDRAM_MODE_n DDR SDRAM mode configuration {3...8} 2.20/30
0xB28 DDRCDR_1 DDR control driver register 1 2.21/30
0xB2C DDRCDR_2 DDR control driver register 2 2.22/32
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